AI-translated from English; not yet reviewed by a fluent editor. # ASE étend PowerSiP pour acheminer l’alimentation sous les processeurs d’IA > Selon ASE, l’extension de PowerSiP permet aux concepteurs de placer des modules régulateurs de tension sous les processeurs d’IA. La baisse d’au moins 50 % qu’elle revendique concerne les pertes parasites de routage ; les pages publiques ne donnent ni méthode d’essai ni mesure à l’échelle du système. By BIG CHANGE Editorial Published: 2026-10-14T23:35:17.574Z Updated: 2026-10-14T23:35:17.574Z Canonical: https://bigchange.ai/blog/ase-powersip-vertical-ai-processor-power-delivery ![Conceptual charcoal illustration of a generic processor package above a circuit board and a regulator-like assembly attached directly beneath it; not an ASE product drawing.](https://bigchange.ai/api/media/file/ase-vertical-power-concept-hero-v1.png) AI-generated conceptual illustration by BIG CHANGE; generic hardware relationship, not an ASE product rendering, engineering drawing or measured result. **À retenir :** ASE affirme que l’extension de sa plateforme PowerSiP permet aux concepteurs de placer des modules régulateurs de tension sous les processeurs d’IA. La baisse d’au moins 50 % annoncée concerne les pertes parasites de routage ; aucune méthode d’essai ni mesure à l’échelle du système n’est publiée. ASE a annoncé le 13 octobre 2026 l’extension de sa plateforme PowerSiP. L’entreprise la décrit comme une boîte à outils d’assemblage 3D système-en-boîtier pour des modules régulateurs de tension (VRM) pouvant se placer directement sous un processeur d’IA. ASE indique que la solution est disponible dès maintenant. Cette conception déplace l’étage final de régulation de tension d’une implantation latérale sur la carte vers un trajet vertical plus court jusqu’à la puce. ## Le grand changement - **Ce qui change :** ASE a élargi les options de boîtier permettant de placer l’étage final de régulation de tension sous un processeur d’IA. Cette disposition raccourcit le trajet carte-puce décrit dans ses documents publics ; elle ne définit pas une conception complète de VRM pour chaque processeur. - **Pourquoi c’est important :** Les concepteurs de serveurs d’IA doivent acheminer un courant élevé dans l’espace limité autour d’un processeur. Un trajet plus court offre aux ingénieurs en alimentation et en boîtier une autre architecture à évaluer lorsque les pertes de routage et l’épaisseur du plateau limitent la conception. La réduction des pertes revendiquée par ASE concerne ce trajet ; les documents publics ne mesurent pas l’effet sur un serveur complet. - **À surveiller :** La décision d’un acheteur dépendra d’une comparaison d’essais publiée, de spécifications électriques et mécaniques, des exigences d’intégration et du prix. Le communiqué et la page produit publics d’ASE ne fournissent pas ces détails, et sa note technique nécessite un formulaire de contact. ## Le trajet actuel qu’ASE veut raccourcir Dans la disposition latérale décrite dans [l’annonce d’ASE](https://ase.aseglobal.com/press-room/ase-expands-powersip-platform-for-next-generation-ai-power-delivery/), le courant sort du régulateur de tension, traverse le circuit imprimé, puis les substrats et interconnexions du boîtier avant d’atteindre le processeur. ASE indique que les systèmes sur puce d’IA hautes performances peuvent tirer des pointes de courant supérieures à 1 000 ampères sous un volt. À cette échelle, soutient l’entreprise, les pertes sur le trajet deviennent importantes. La disposition verticale de PowerSiP place le module de régulation de tension au dos de la carte, directement sous le processeur. Le trajet à fort courant entre la régulation et la puce est ainsi plus court. ASE présente cette approche comme un moyen d’intégrer des VRM minces et denses dans les plateaux de calcul tout en réduisant les pertes liées au trajet de routage. Sa [page produit PowerSiP ](https://ase.aseglobal.com/powersip/)décrit le même placement sous le processeur et la même direction carte-puce. Aucune des deux sources publiques ne fournit de schéma de carte coté ni de méthode d’intégration propre à un processeur. Le communiqué énumère des éléments de base, et non un VRM fini portant un nom de produit. Une option intercale des condensateurs reliés des deux côtés entre des substrats sans cœur. Une autre utilise des modules de réseaux de condensateurs sans substrat ni soudure, avec des bornes exposées pour l’intégration à un substrat intégré ou à un PCB. ASE cite aussi des broches de cuivre à rapport d’aspect élevé de 4:1, qui réduiraient l’impédance du boîtier selon l’entreprise, ainsi que l’intégration dense de composants actifs et passifs par moulage simple ou double face. Ce sont les options d’assemblage décrites par l’entreprise ; les documents publics ne précisent pas quelle combinaison équipe le module d’un client donné. ## Ce que mesure le chiffre de 50 % ASE affirme que le raccourcissement du trajet de transmission à fort courant peut réduire les **pertes parasites de routage de 50 % ou plus**. Ces pertes sont liées au trajet électrique entre le régulateur et le processeur. Cette formule ne donne aucune mesure de consommation d’un processeur, d’un serveur ou d’un centre de données. Le communiqué et la page produit ne publient ni protocole d’essai, ni conception de comparaison, ni conditions de fonctionnement, ni détail du dénominateur permettant de recalculer l’affirmation. BIG CHANGE n’a pas testé le matériel ni vérifié le résultat de manière indépendante. ASE associe cette affirmation sur les pertes de routage à une meilleure efficacité du système, mais ses documents publics ne quantifient pas la variation de rendement du VRM, de puissance du processeur, d’énergie du serveur ou d’électricité du site. Les acheteurs devraient mesurer leur propre conception d’alimentation avant d’attribuer un avantage à l’échelle du système à cette architecture. ## Ce qu’un acheteur peut évaluer aujourd’hui Les deux pages publiques d’ASE établissent l’emplacement visé du régulateur, les options de boîtier mentionnées et la portée de l’affirmation du fournisseur sur les pertes. Elles ne précisent ni référence ou version de produit, ni déploiement client, ni compatibilité de processeur, ni caractéristiques électriques d’un module fini, ni prix, ni résultats de qualification pour un système nommé. « Disponible dès maintenant » est une déclaration d’ASE au sujet de sa solution ; le communiqué ne prouve pas qu’un module défini peut être commandé pour un accélérateur particulier. ASE propose une note technique PowerSiP au moyen d’un formulaire demandant nom, entreprise et adresse e-mail. Sans ce document ou des spécifications d’ingénierie directes, une équipe alimentation ou boîtier ne peut pas reproduire la comparaison de 50 % à partir des pages publiques. L’étape utile d’une revue d’architecture consiste à demander les conditions d’essai et les spécifications au niveau du module, puis à comparer une conception verticale envisagée à l’implantation latérale de l’équipe, à charge et contraintes thermiques égales. [Le reportage de BIG CHANGE sur l’offre prévue d’interposeurs en silicium de GlobalFoundries et TSMC](https://bigchange.ai/blog/globalfoundries-tsmc-us-silicon-interposer-ai-packaging) porte sur un autre volet du boîtier des puces d’IA : la capacité de fabrication des interposeurs, et non ce trajet d’alimentation. ## Sources et lectures complémentaires - [ASE : annonce de l’extension de PowerSiP](https://ase.aseglobal.com/press-room/ase-expands-powersip-platform-for-next-generation-ai-power-delivery/) — 13 octobre 2026. Source principale pour la disponibilité annoncée, les descriptions des trajets latéral et vertical, la boîte à outils de composants et l’affirmation attribuée sur les pertes parasites de routage. Elle ne publie ni méthode d’essai ni mesure de consommation à l’échelle du système. - [ASE : page produit PowerSiP](https://ase.aseglobal.com/powersip/) — page actuelle consultée le 15 octobre 2026. Décrit le placement sous le processeur et les options de boîtier. La note technique est proposée par un formulaire demandant nom, entreprise et e-mail ; la page publique ne donne ni prix ni spécification d’un module fini. ## Sources - [ASE étend la plateforme PowerSiP pour l’alimentation des IA de prochaine génération](https://ase.aseglobal.com/press-room/ase-expands-powersip-platform-for-next-generation-ai-power-delivery/) — Annonce officielle datée ; elle attribue la baisse de plus de 50 % aux pertes parasites de routage et indique que la solution est disponible. Aucune méthode publique, mesure de système complet, tarification ou mise en œuvre client n’est fournie. - [powerSiP](https://ase.aseglobal.com/powersip/) — La page officielle actuelle de la plateforme décrit l’alimentation verticale carte-puce, des composants système-en-boîtier et une boîte à outils. La note technique nécessite des coordonnées ; la page ne donne ni version, ni prix, ni méthode publique de référence.