AI-translated from English; not yet reviewed by a fluent editor.

# AI प्रोसेसरखाली वीजपुरवठ्यासाठी ASE ने PowerSiPचा विस्तार केला

> ASEच्या मते, विस्तारित PowerSiPमुळे डिझाइनरना AI प्रोसेसरखाली व्होल्टेज-रेग्युलेटर मॉड्यूल ठेवता येतात. ५०% किंवा त्याहून अधिक घट असल्याचा दावा परजीवी रूटिंगमधील नुकसानीबद्दल आहे; सार्वजनिक पृष्ठांवर चाचणीपद्धत किंवा संपूर्ण प्रणालीच्या पातळीवरील मोजमाप नाही.

By BIG CHANGE Editorial

Published: 2026-10-14T23:35:17.574Z
Updated: 2026-10-14T23:35:17.574Z
Canonical: https://bigchange.ai/blog/ase-powersip-vertical-ai-processor-power-delivery

![Conceptual charcoal illustration of a generic processor package above a circuit board and a regulator-like assembly attached directly beneath it; not an ASE product drawing.](https://bigchange.ai/api/media/file/ase-vertical-power-concept-hero-v1.png)
AI-generated conceptual illustration by BIG CHANGE; generic hardware relationship, not an ASE product rendering, engineering drawing or measured result.

**थोडक्यात:** ASE म्हणते की विस्तारित PowerSiP प्लॅटफॉर्ममुळे डिझाइनरना AI प्रोसेसरखाली व्होल्टेज-रेग्युलेटर मॉड्यूल ठेवण्याचे पर्याय मिळतात. ५०% किंवा त्याहून अधिक घट असल्याचा दावा परजीवी रूटिंगमधील नुकसानाबद्दल आहे; सार्वजनिक चाचणीपद्धत किंवा प्रणाली-स्तरीय मोजमाप उपलब्ध नाही.

ASEने १३ ऑक्टोबर २०२६ रोजी आपल्या PowerSiP प्लॅटफॉर्मच्या विस्ताराची घोषणा केली. कंपनी याला व्होल्टेज-रेग्युलेटर मॉड्यूल्स (VRM) साठी 3D system-in-package असेंब्ली टूलबॉक्स म्हणते; ही मॉड्यूल्स थेट AI प्रोसेसरखाली बसू शकतात. ASEच्या मते, हा उपाय आता उपलब्ध आहे. या रचनेत व्होल्टेज-नियमनाचा अंतिम टप्पा बोर्डवरील आडव्या मांडणीतून चिपकडे जाणाऱ्या लहान उभ्या मार्गावर हलतो.

## मोठा बदल

- **काय बदलले:** AI प्रोसेसरखाली व्होल्टेज-नियमनाचा अंतिम टप्पा ठेवण्यासाठी ASEने पॅकेजिंगचे पर्याय वाढवले आहेत. ही मांडणी त्यांच्या सार्वजनिक साहित्यात वर्णन केलेला बोर्ड-ते-चिप मार्ग लहान करते; प्रत्येक प्रोसेसरसाठी संपूर्ण VRM रचना मात्र ठरवत नाही.
- **हे महत्त्वाचे का:** AI सर्व्हर डिझाइनरना प्रोसेसरभोवतीच्या मर्यादित जागेतून मोठा विद्युत प्रवाह पोहोचवावा लागतो. रूटिंगमधील नुकसान आणि ट्रेची जाडी रचनेवर बंधने आणत असताना, लहान मार्गामुळे पॉवर आणि पॅकेज अभियंत्यांना आणखी एका वास्तुरचनेचे मूल्यमापन करता येते. ASEचा नुकसान-कपातीचा दावा त्या मार्गापुरता आहे; संपूर्ण सर्व्हरवरील परिणामाचे सार्वजनिक मोजमाप नाही.
- **कशाकडे लक्ष द्यावे:** खरेदीदाराचा निर्णय जाहीर केलेली चाचणी-तुलना, विद्युत व यांत्रिक तपशील, एकत्रीकरणाच्या गरजा आणि किंमत यांवर अवलंबून असेल. ASEचे सार्वजनिक निवेदन आणि उत्पादन-पृष्ठ हे तपशील देत नाहीत; तांत्रिक माहितीपत्रकासाठी संपर्क फॉर्म भरावा लागतो.

## ASEला लहान करायचा असलेला सध्याचा मार्ग

मध्ये वर्णन केलेल्या आडव्या मांडणीत, [ASEची घोषणा](https://ase.aseglobal.com/press-room/ase-expands-powersip-platform-for-next-generation-ai-power-delivery/), विद्युत प्रवाह व्होल्टेज रेग्युलेटरमधून बाहेर पडतो, प्रिंटेड सर्किट बोर्ड ओलांडतो आणि पॅकेजच्या सब्स्ट्रेट्स व इंटरकनेक्ट्समधून प्रोसेसरपर्यंत पोहोचतो. ASE म्हणते की उच्च-कार्यक्षमता AI system-on-chipमध्ये एका व्होल्टपेक्षा कमी व्होल्टेजवर कमाल प्रवाह १,००० अँपिअरपेक्षा जास्त असू शकतो. या पातळीवर मार्गावरील नुकसान महत्त्वाचे ठरते, असा कंपनीचा युक्तिवाद आहे.

PowerSiPच्या उभ्या मांडणीत व्होल्टेज-रेग्युलेटर मॉड्यूल बोर्डच्या मागील बाजूस, प्रोसेसरच्या थेट खाली ठेवले जाते. नियमनापासून चिपपर्यंतचा मोठ्या प्रवाहाचा मार्ग त्यामुळे लहान होतो. संगणकीय ट्रेमध्ये पातळ, दाट VRM बसवण्याचा आणि रूटिंग मार्गाशी संबंधित नुकसान कमी करण्याचा उपाय म्हणून ASE हे सादर करते. त्यांचे [PowerSiP उत्पादन-पृष्ठ](https://ase.aseglobal.com/powersip/) देखील प्रोसेसरखालील तीच जागा आणि बोर्ड-ते-चिप दिशा सांगते. कोणत्याही सार्वजनिक स्रोतामध्ये मापांसह बोर्डचा आराखडा किंवा विशिष्ट प्रोसेसरसाठी एकत्रीकरणाची कृती दिलेली नाही.

या घोषणेत नाव असलेले तयार VRM नसून असेंब्लीचे घटक दिले आहेत. एका पर्यायात कोरलेस सब्स्ट्रेट्समध्ये दोन्ही बाजूंनी जोडलेले कॅपॅसिटर ठेवले जातात. दुसऱ्या पर्यायात सब्स्ट्रेट नसलेले, सोल्डर न केलेले कॅपॅसिटर-अॅरे मॉड्यूल्स असून त्यांचे उघडे टर्मिनल एम्बेडेड सब्स्ट्रेट किंवा PCBमध्ये जोडता येतात. ASE 4:1 उच्च-अॅस्पेक्ट-रेशो तांब्याच्या पिनचाही उल्लेख करते; त्याने पॅकेज इम्पीडन्स कमी होते, असे कंपनी सांगते. एकतर्फी किंवा दुतर्फी मोल्डिंग वापरून दाट सक्रिय आणि निष्क्रिय घटक एकत्र करण्याचाही उल्लेख आहे. हे कंपनीने वर्णन केलेले असेंब्ली पर्याय आहेत; एखाद्या ग्राहकाच्या मॉड्यूलमध्ये कोणते संयोजन आहे हे सार्वजनिक माहिती सांगत नाही.

## ५०%चा आकडा काय मोजतो

मोठ्या प्रवाहाचा वहनमार्ग लहान केल्याने **परजीवी रूटिंगमधील नुकसान ५०% किंवा त्याहून अधिक कमी होऊ शकते** असे ASE म्हणते. रेग्युलेटर आणि प्रोसेसर यांच्यातील विद्युत मार्गाशी ही हानी संबंधित आहे. या विधानात प्रोसेसर, सर्व्हर किंवा डेटा-सेंटरच्या ऊर्जेचे मोजमाप दिलेले नाही. निवेदन आणि उत्पादन-पृष्ठावर सार्वजनिक चाचणी प्रोटोकॉल, तुलना-रचना, कार्यस्थिती किंवा दावा पुन्हा मोजण्यासाठी पुरेसा हर दिलेला नाही. BIG CHANGEने हार्डवेअरची चाचणी केलेली नाही किंवा निकालाची स्वतंत्र पडताळणी केलेली नाही.

ASE रूटिंग-नुकसानीच्या दाव्याचा संबंध सुधारलेल्या प्रणाली-कार्यक्षमतेशी जोडते; मात्र VRM कार्यक्षमता, प्रोसेसरची वीज, सर्व्हरची ऊर्जा किंवा सुविधेचा वीजवापर किती बदलेल हे सार्वजनिक साहित्यात मोजलेले नाही. या वास्तुरचनेला प्रणाली-स्तरीय लाभ मानण्यापूर्वी खरेदीदारांनी स्वतःच्या वीज-वितरण रचनेतील मोजमाप आवश्यक आहेत.

## खरेदीदार आज काय तपासू शकतो

ASEची दोन सार्वजनिक पृष्ठे रेग्युलेटरचे अपेक्षित स्थान, नमूद पॅकेजिंग पर्याय आणि विक्रेत्याच्या नुकसान-दाव्याची व्याप्ती सांगतात. ती विशिष्ट SKU किंवा उत्पादन आवृत्ती, ग्राहकाकडील वापर, प्रोसेसरशी सुसंगतता, तयार मॉड्यूलचे विद्युत रेटिंग, किंमत किंवा नाव दिलेल्या प्रणालीसाठी पात्रता-निकाल सांगत नाहीत. “आता उपलब्ध” हे ASEचे आपल्या उपायाबद्दलचे विधान आहे; विशिष्ट अॅक्सेलरेटरसाठी ठरावीक मॉड्यूल ऑर्डर करता येते हे घोषणा सिद्ध करत नाही.

नाव, कंपनी आणि ईमेल मागणाऱ्या फॉर्मद्वारे ASE PowerSiPचे तांत्रिक माहितीपत्रक देते. ते दस्तऐवज किंवा थेट अभियांत्रिकी तपशीलांशिवाय पॉवर किंवा पॅकेज टीम सार्वजनिक पृष्ठांवरून ५०%ची तुलना पुन्हा करू शकत नाही. वास्तुरचना आढाव्यातील उपयुक्त पुढचे पाऊल म्हणजे चाचणीच्या अटी आणि मॉड्यूल-स्तरीय तपशील मागवणे, मग समान भार व उष्णता-मर्यादांमध्ये संभाव्य उभ्या रचनेची टीमच्या स्वतःच्या आडव्या मांडणीशी तुलना करणे.

[GlobalFoundries आणि TSMCच्या नियोजित सिलिकॉन इंटरपोझर पुरवठ्याबद्दल BIG CHANGEचा अहवाल](https://bigchange.ai/blog/globalfoundries-tsmc-us-silicon-interposer-ai-packaging) AI चिप पॅकेजिंगच्या दुसऱ्या भागाबद्दल—इंटरपोझर उत्पादनक्षमतेबद्दल—आहे, या वीजपुरवठा मार्गाबद्दल नाही.

## स्रोत आणि पुढील वाचन

- [ASE: PowerSiP विस्ताराची घोषणा](https://ase.aseglobal.com/press-room/ase-expands-powersip-platform-for-next-generation-ai-power-delivery/) — १३ ऑक्टोबर २०२६. उपलब्धतेच्या विधानाचा, आडव्या व उभ्या मार्गांच्या वर्णनाचा, घटक-टूलबॉक्सचा आणि परजीवी रूटिंग नुकसानीच्या श्रेयांकित दाव्याचा प्राथमिक स्रोत. यात चाचणीपद्धत किंवा प्रणाली-स्तरीय ऊर्जा-निकाल प्रकाशित नाही.
- [ASE: PowerSiP उत्पादन-पृष्ठ](https://ase.aseglobal.com/powersip/) — सध्याचे पृष्ठ, १५ ऑक्टोबर २०२६ रोजी पाहिले. प्रोसेसरखालील जागा आणि पॅकेजिंग पर्याय सांगते. तांत्रिक माहितीपत्रकासाठी नाव, कंपनी व ईमेल मागणारा फॉर्म आहे; सार्वजनिक पृष्ठ किंमत किंवा तयार मॉड्यूलचा तपशील देत नाही.

## Sources

- [पुढील पिढीच्या AI वीजपुरवठ्यासाठी ASEने PowerSiP प्लॅटफॉर्मचा विस्तार केला](https://ase.aseglobal.com/press-room/ase-expands-powersip-platform-for-next-generation-ai-power-delivery/) — दिनांकित अधिकृत घोषणा; ५०%पेक्षा जास्त कपातीचा संबंध परजीवी रूटिंग नुकसानीशी जोडते आणि उपाय आता उपलब्ध असल्याचे सांगते. सार्वजनिक पद्धत, संपूर्ण प्रणालीचे मोजमाप, किंमत किंवा ग्राहकाकडील वापर दिलेला नाही.
- [powerSiP](https://ase.aseglobal.com/powersip/) — सध्याचे अधिकृत प्लॅटफॉर्म-पृष्ठ उभा बोर्ड-ते-चिप वीजपुरवठा, system-in-package घटक आणि टूलबॉक्स सांगते. तांत्रिक माहितीपत्रकासाठी संपर्क माहिती आवश्यक आहे; पृष्ठावर आवृत्ती, किंमत किंवा सार्वजनिक बेंचमार्क पद्धत नाही.