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# ASE ने AI प्रोसेसरों के नीचे बिजली आपूर्ति के लिए PowerSiP का विस्तार किया

> ASE का कहना है कि PowerSiP का विस्तार डिजाइनरों को AI प्रोसेसरों के नीचे वोल्टेज-रेगुलेटर मॉड्यूल रखने देता है। 50% या उससे अधिक कमी का उसका दावा परजीवी रूटिंग हानियों से संबंधित है; सार्वजनिक पृष्ठों पर परीक्षण विधि या सिस्टम-स्तरीय माप नहीं दिया गया है।

By BIG CHANGE Editorial

Published: 2026-10-14T23:35:17.574Z
Updated: 2026-10-14T23:35:17.574Z
Canonical: https://bigchange.ai/blog/ase-powersip-vertical-ai-processor-power-delivery

![Conceptual charcoal illustration of a generic processor package above a circuit board and a regulator-like assembly attached directly beneath it; not an ASE product drawing.](https://bigchange.ai/api/media/file/ase-vertical-power-concept-hero-v1.png)
AI-generated conceptual illustration by BIG CHANGE; generic hardware relationship, not an ASE product rendering, engineering drawing or measured result.

**सार:** ASE का कहना है कि उसका विस्तारित PowerSiP प्लेटफॉर्म डिजाइनरों को AI प्रोसेसरों के नीचे वोल्टेज-रेगुलेटर मॉड्यूल रखने के विकल्प देता है। 50% या अधिक कमी का दावा परजीवी रूटिंग हानियों के बारे में है; सार्वजनिक परीक्षण विधि या सिस्टम-स्तरीय माप उपलब्ध नहीं है।

ASE ने 13 अक्टूबर 2026 को अपने PowerSiP प्लेटफॉर्म के विस्तार की घोषणा की। कंपनी इसे वोल्टेज-रेगुलेटर मॉड्यूल (VRM) के लिए 3D सिस्टम-इन-पैकेज असेंबली टूलबॉक्स बताती है, जिन्हें सीधे AI प्रोसेसर के नीचे रखा जा सकता है। ASE कहती है कि समाधान अब उपलब्ध है। यह डिजाइन वोल्टेज रेगुलेशन के अंतिम चरण को बोर्ड की क्षैतिज व्यवस्था से हटाकर चिप तक जाने वाले छोटे ऊर्ध्वाधर मार्ग पर ले जाता है।

## बड़ा बदलाव

- **क्या बदला:** ASE ने AI प्रोसेसर के नीचे वोल्टेज रेगुलेशन का अंतिम चरण रखने के लिए पैकेजिंग विकल्प बढ़ाए हैं। यह व्यवस्था उसकी सार्वजनिक सामग्री में वर्णित बोर्ड-से-चिप मार्ग को छोटा करती है; हर प्रोसेसर के लिए पूरा VRM डिजाइन निर्दिष्ट नहीं करती।
- **यह क्यों मायने रखता है:** AI सर्वर डिजाइनरों को प्रोसेसर के आसपास सीमित जगह में उच्च धारा पहुंचानी होती है। छोटा मार्ग बिजली और पैकेज इंजीनियरों को एक और वास्तुकला का आकलन करने देता है, खासकर जब रूटिंग हानि और ट्रे की मोटाई डिजाइन सीमित करती हो। ASE की हानि-कमी का दावा उसी मार्ग से जुड़ा है; सार्वजनिक सामग्री में पूरे सर्वर पर प्रभाव का माप नहीं है।
- **क्या देखना है:** खरीदार का निर्णय प्रकाशित परीक्षण तुलना, विद्युत और यांत्रिक विनिर्देशों, एकीकरण आवश्यकताओं और कीमत पर निर्भर करेगा। ASE की सार्वजनिक घोषणा और उत्पाद पृष्ठ ये विवरण नहीं देते, और उसकी तकनीकी जानकारी के लिए संपर्क फ़ॉर्म भरना पड़ता है।

## वह मौजूदा मार्ग जिसे ASE छोटा करना चाहता है

में वर्णित क्षैतिज व्यवस्था में, [ASE की घोषणा](https://ase.aseglobal.com/press-room/ase-expands-powersip-platform-for-next-generation-ai-power-delivery/), धारा वोल्टेज रेगुलेटर से निकलकर प्रिंटेड सर्किट बोर्ड पर जाती है और फिर पैकेज सब्सट्रेटों तथा इंटरकनेक्ट से होकर प्रोसेसर तक पहुंचती है। ASE का कहना है कि उच्च-प्रदर्शन AI सिस्टम-ऑन-चिप में एक वोल्ट से कम पर चरम धारा 1,000 एम्पियर से अधिक हो सकती है। कंपनी के अनुसार इस स्तर पर मार्ग की हानियां महत्वपूर्ण हो जाती हैं।

PowerSiP की ऊर्ध्वाधर व्यवस्था वोल्टेज-रेगुलेटर मॉड्यूल को बोर्ड के पीछे, सीधे प्रोसेसर के नीचे रखती है। रेगुलेशन से चिप तक उच्च-धारा का मार्ग छोटा हो जाता है। ASE इसे कंप्यूट ट्रे में पतले, घने VRM लगाने और रूटिंग मार्ग से जुड़ी हानियां घटाने का तरीका बताती है। इसका [PowerSiP उत्पाद पृष्ठ](https://ase.aseglobal.com/powersip/) भी प्रोसेसर के नीचे इसी स्थान और बोर्ड-से-चिप दिशा का वर्णन करता है। दोनों सार्वजनिक स्रोत आयामों वाला बोर्ड चित्र या किसी विशिष्ट प्रोसेसर के लिए एकीकरण प्रक्रिया नहीं देते।

घोषणा किसी नामित तैयार VRM के बजाय असेंबली के घटक विकल्प गिनाती है। एक विकल्प में कोरलेस सब्सट्रेटों के बीच दोनों तरफ से जुड़े कैपेसिटर लगाए जाते हैं। दूसरे में सब्सट्रेट-रहित, सोल्डर-रहित कैपेसिटर-ऐरे मॉड्यूल होते हैं, जिनके खुले टर्मिनल एम्बेडेड सब्सट्रेट या PCB में एकीकरण के लिए हैं। ASE 4:1 उच्च-पहलू-अनुपात वाले तांबे के पिन भी सूचीबद्ध करती है, जिनके बारे में उसका कहना है कि वे पैकेज इम्पीडेंस घटाते हैं; साथ ही एकतरफा या दोतरफा मोल्डिंग से घने सक्रिय और निष्क्रिय घटकों का एकीकरण बताती है। ये कंपनी द्वारा वर्णित असेंबली विकल्प हैं; सार्वजनिक सामग्री यह नहीं बताती कि किसी ग्राहक के मॉड्यूल में कौन-सा संयोजन है।

## 50% का आंकड़ा क्या मापता है

ASE कहती है कि उच्च-धारा संचरण मार्ग छोटा करने से **परजीवी रूटिंग हानियां 50% या उससे अधिक घट सकती हैं**। ये रेगुलेटर और प्रोसेसर के बीच विद्युत मार्ग से जुड़ी हानियां हैं। इस कथन में प्रोसेसर, सर्वर या डेटा-सेंटर ऊर्जा का माप नहीं है। घोषणा और उत्पाद पृष्ठ कोई सार्वजनिक परीक्षण प्रोटोकॉल, तुलना डिजाइन, परिचालन स्थितियां या दावा दोबारा गणना करने के लिए पर्याप्त हर नहीं देते। BIG CHANGE ने हार्डवेयर का परीक्षण या परिणाम का स्वतंत्र सत्यापन नहीं किया है।

ASE रूटिंग-हानि के दावे को बेहतर सिस्टम दक्षता से जोड़ती है, लेकिन उसकी सार्वजनिक सामग्री यह नहीं मापती कि इससे VRM दक्षता, प्रोसेसर बिजली, सर्वर ऊर्जा या सुविधा की बिजली खपत कितनी बदलेगी। वास्तुकला को सिस्टम-स्तरीय लाभ देने से पहले खरीदारों को अपने बिजली-वितरण डिजाइन के माप चाहिए।

## खरीदार आज क्या आकलन कर सकता है

ASE के दो सार्वजनिक पृष्ठ रेगुलेटर का लक्षित स्थान, बताए गए पैकेजिंग विकल्प और विक्रेता के हानि-दावे का दायरा बताते हैं। वे किसी खास SKU या उत्पाद संस्करण, ग्राहक तैनाती, प्रोसेसर संगतता, तैयार मॉड्यूल की विद्युत रेटिंग, कीमत या किसी नामित सिस्टम के योग्यता परिणाम नहीं बताते। “अभी उपलब्ध” ASE का अपने समाधान के बारे में कथन है; घोषणा यह साबित नहीं करती कि किसी खास एक्सेलेरेटर के लिए निर्दिष्ट मॉड्यूल ऑर्डर किया जा सकता है।

ASE नाम, कंपनी और ईमेल मांगने वाले फ़ॉर्म से PowerSiP तकनीकी जानकारी देती है। उस दस्तावेज़ या सीधे इंजीनियरिंग विनिर्देशों के बिना बिजली या पैकेज टीम सार्वजनिक पृष्ठों से 50% तुलना दोहरा नहीं सकती। वास्तुकला समीक्षा का उपयोगी अगला कदम परीक्षण की शर्तें और मॉड्यूल-स्तरीय विनिर्देश मांगना, फिर समान लोड और तापीय सीमाओं के तहत संभावित ऊर्ध्वाधर डिजाइन की टीम की अपनी क्षैतिज व्यवस्था से तुलना करना है।

[GlobalFoundries और TSMC की नियोजित सिलिकॉन इंटरपोजर आपूर्ति पर BIG CHANGE की रिपोर्ट](https://bigchange.ai/blog/globalfoundries-tsmc-us-silicon-interposer-ai-packaging) AI चिप पैकेजिंग के दूसरे हिस्से—इंटरपोजर की विनिर्माण क्षमता—पर है, इस बिजली-आपूर्ति मार्ग पर नहीं।

## स्रोत और आगे पढ़ें

- [ASE: PowerSiP विस्तार की घोषणा](https://ase.aseglobal.com/press-room/ase-expands-powersip-platform-for-next-generation-ai-power-delivery/) — 13 अक्टूबर 2026। उपलब्धता कथन, क्षैतिज और ऊर्ध्वाधर मार्गों के विवरण, घटक टूलबॉक्स और परजीवी रूटिंग हानियों के बारे में उद्धृत दावे का प्राथमिक स्रोत। इसमें परीक्षण विधि या सिस्टम-स्तरीय ऊर्जा का मापा परिणाम प्रकाशित नहीं है।
- [ASE: PowerSiP उत्पाद पृष्ठ](https://ase.aseglobal.com/powersip/) — वर्तमान पृष्ठ, 15 अक्टूबर 2026 को देखा गया। प्रोसेसर के नीचे स्थान और पैकेज विकल्पों का वर्णन करता है। तकनीकी जानकारी नाम, कंपनी और ईमेल मांगने वाले फ़ॉर्म से मिलती है; सार्वजनिक पृष्ठ कीमत या तैयार मॉड्यूल विनिर्देश नहीं देता।

## Sources

- [ASE ने अगली पीढ़ी की AI बिजली आपूर्ति के लिए PowerSiP प्लेटफॉर्म का विस्तार किया](https://ase.aseglobal.com/press-room/ase-expands-powersip-platform-for-next-generation-ai-power-delivery/) — दिनांकित आधिकारिक घोषणा; 50% से अधिक कमी को परजीवी रूटिंग हानियों से जोड़ती है और समाधान को अभी उपलब्ध बताती है। सार्वजनिक पद्धति, पूरे सिस्टम का माप, कीमत या ग्राहक तैनाती नहीं है।
- [powerSiP](https://ase.aseglobal.com/powersip/) — वर्तमान आधिकारिक प्लेटफॉर्म पृष्ठ ऊर्ध्वाधर बोर्ड-से-चिप बिजली आपूर्ति, सिस्टम-इन-पैकेज घटकों और टूलबॉक्स का वर्णन करता है। तकनीकी जानकारी के लिए संपर्क विवरण चाहिए; पृष्ठ पर संस्करण, कीमत या सार्वजनिक बेंचमार्क विधि नहीं है।