সারকথা: ASE বলছে, সম্প্রসারিত PowerSiP প্ল্যাটফর্ম ডিজাইনারদের AI প্রসেসরের নিচে ভোল্টেজ-রেগুলেটর মডিউল রাখার সুযোগ দেয়। ৫০% বা তার বেশি হ্রাসের দাবিটি পরজীবী রাউটিং ক্ষতি নিয়ে; প্রকাশ্য পরীক্ষাপদ্ধতি বা সিস্টেম-স্তরের পরিমাপ নেই।

ASE ১৩ অক্টোবর ২০২৬-এ তার PowerSiP প্ল্যাটফর্ম সম্প্রসারণের ঘোষণা দেয়। কোম্পানিটি এটিকে ভোল্টেজ-রেগুলেটর মডিউল (VRM)-এর জন্য 3D system-in-package অ্যাসেম্বলি টুলবক্স হিসেবে বর্ণনা করে, যা সরাসরি AI প্রসেসরের নিচে থাকতে পারে। ASE বলছে, সমাধানটি এখনই পাওয়া যাচ্ছে। নকশাটি ভোল্টেজ নিয়ন্ত্রণের শেষ ধাপকে বোর্ডের আড়াআড়ি বিন্যাস থেকে সরিয়ে চিপে যাওয়া ছোট উল্লম্ব পথে নিয়ে আসে।

বড় পরিবর্তন

  • কী বদলেছে: AI প্রসেসরের নিচে ভোল্টেজ নিয়ন্ত্রণের শেষ ধাপ বসানোর জন্য ASE প্যাকেজিংয়ের বিকল্প বাড়িয়েছে। ওই বিন্যাস তাদের প্রকাশ্য উপকরণে বর্ণিত বোর্ড-থেকে-চিপ পথ ছোট করে; তবে প্রতিটি প্রসেসরের জন্য সম্পূর্ণ VRM নকশা নির্দিষ্ট করে না।
  • কেন এটি গুরুত্বপূর্ণ: AI সার্ভারের ডিজাইনারদের প্রসেসরের চারপাশের সীমিত জায়গা দিয়ে উচ্চ কারেন্ট পৌঁছে দিতে হয়। ছোট পথটি পাওয়ার ও প্যাকেজ প্রকৌশলীদের আরেকটি স্থাপত্য যাচাইয়ের সুযোগ দেয়, বিশেষ করে রাউটিং ক্ষতি ও ট্রের পুরুত্ব নকশাকে সীমিত করলে। ASE-এর ক্ষতি কমার দাবি ওই পথ নিয়ে; সম্পূর্ণ সার্ভারে প্রভাবের কোনো পরিমাপ প্রকাশ্য উপকরণে নেই।
  • কী দেখবেন: ক্রেতার সিদ্ধান্ত নির্ভর করবে প্রকাশিত পরীক্ষার তুলনা, বৈদ্যুতিক ও যান্ত্রিক স্পেসিফিকেশন, ইন্টিগ্রেশনের চাহিদা এবং দামের ওপর। ASE-এর প্রকাশ্য ঘোষণা ও পণ্য-পৃষ্ঠায় এসব তথ্য নেই, আর তাদের প্রযুক্তিগত বিবরণ পেতে যোগাযোগের ফর্ম পূরণ করতে হয়।

ASE যে বর্তমান পথটি ছোট করতে চায়

এ বর্ণিত আড়াআড়ি বিন্যাসে, ASE-এর ঘোষণা, কারেন্ট ভোল্টেজ রেগুলেটর ছেড়ে প্রিন্টেড সার্কিট বোর্ড পেরিয়ে প্যাকেজের সাবস্ট্রেট ও আন্তঃসংযোগ দিয়ে প্রসেসরে পৌঁছায়। ASE বলছে, উচ্চক্ষমতার AI system-on-chip এক ভোল্টের কমে ১,০০০ অ্যাম্পিয়ারের বেশি সর্বোচ্চ কারেন্ট নিতে পারে। কোম্পানির মতে, এই মাত্রায় পথের ক্ষতি তাৎপর্যপূর্ণ হয়ে ওঠে।

PowerSiP-এর উল্লম্ব বিন্যাসে ভোল্টেজ-রেগুলেটর মডিউল বোর্ডের পেছনে, প্রসেসরের ঠিক নিচে থাকে। নিয়ন্ত্রণ থেকে চিপ পর্যন্ত উচ্চ-কারেন্টের পথ ছোট হয়। ASE এটিকে কম্পিউট ট্রেতে পাতলা, ঘন VRM বসানোর পাশাপাশি রাউটিং পথের ক্ষতি কমানোর উপায় হিসেবে তুলে ধরে। এর PowerSiP পণ্য-পৃষ্ঠা ও একই প্রসেসর-নিচের অবস্থান এবং বোর্ড-থেকে-চিপ দিকের কথা বলে। কোনো প্রকাশ্য উৎসেই মাত্রাসহ বোর্ডের নকশা বা নির্দিষ্ট প্রসেসরের ইন্টিগ্রেশন নির্দেশিকা নেই।

ঘোষণায় নামসহ কোনো সম্পূর্ণ VRM নয়, বরং অ্যাসেম্বলির উপাদানগুলো তালিকাভুক্ত। একটি বিকল্পে কোরবিহীন সাবস্ট্রেটের মাঝে দুই পাশে সংযুক্ত ক্যাপাসিটর থাকে। আরেকটিতে সাবস্ট্রেটবিহীন, সোল্ডারবিহীন ক্যাপাসিটর-অ্যারে মডিউল থাকে, যার উন্মুক্ত টার্মিনাল এমবেডেড সাবস্ট্রেট বা PCB-তে যুক্ত করা যায়। ASE 4:1 উচ্চ-অ্যাসপেক্ট-রেশিও কপার পিনও উল্লেখ করে, যা প্যাকেজ ইম্পিড্যান্স কমায় বলে কোম্পানিটি জানায়; পাশাপাশি এক বা দুই পাশে মোল্ডিংয়ের মাধ্যমে ঘন সক্রিয় ও নিষ্ক্রিয় উপাদান একীভূত করার কথাও বলে। এগুলো কোম্পানির বর্ণিত অ্যাসেম্বলি বিকল্প; কোনো নির্দিষ্ট গ্রাহক মডিউলে কোন সমন্বয় ব্যবহৃত হয়েছে তা প্রকাশ্য উপকরণে নেই।

৫০% সংখ্যাটি কী মাপে

ASE বলছে, উচ্চ-কারেন্ট চলাচলের পথ ছোট করলে পরজীবী রাউটিং ক্ষতি ৫০% বা তার বেশি কমতে পারে। এগুলো রেগুলেটর ও প্রসেসরের মধ্যকার বৈদ্যুতিক পথ-সম্পর্কিত ক্ষতি। এই বক্তব্যে প্রসেসর, সার্ভার বা ডেটা-সেন্টারের শক্তি খরচের কোনো পরিমাপ নেই। ঘোষণা ও পণ্য-পৃষ্ঠায় প্রকাশ্য পরীক্ষাপদ্ধতি, তুলনামূলক নকশা, পরিচালন-শর্ত বা দাবিটি পুনর্গণনার জন্য যথেষ্ট denominator-এর বিবরণ নেই। BIG CHANGE হার্ডওয়্যারটি পরীক্ষা করেনি বা ফলটি স্বাধীনভাবে যাচাই করেনি।

ASE রাউটিং-ক্ষতির দাবিকে উন্নত সিস্টেম দক্ষতার সঙ্গে যুক্ত করেছে, কিন্তু তাদের প্রকাশ্য উপকরণ VRM দক্ষতা, প্রসেসরের বিদ্যুৎ, সার্ভারের শক্তি বা স্থাপনার বিদ্যুৎ ব্যবহারে পরিবর্তনের পরিমাণ দেয় না। স্থাপত্যটিকে সিস্টেম-স্তরের সুবিধা দেওয়ার আগে ক্রেতাদের নিজেদের বিদ্যুৎ-সরবরাহ নকশায় মাপ নিতে হবে।

ক্রেতা আজ কী যাচাই করতে পারেন

ASE-এর দুটি প্রকাশ্য পৃষ্ঠা রেগুলেটরের লক্ষ্যস্থান, উল্লেখিত প্যাকেজিং বিকল্প এবং বিক্রেতার ক্ষতি-দাবির পরিধি জানায়। এগুলো কোনো নির্দিষ্ট SKU বা পণ্যের সংস্করণ, গ্রাহক-স্থাপন, প্রসেসরের সামঞ্জস্য, সম্পূর্ণ মডিউলের বৈদ্যুতিক রেটিং, দাম বা নামযুক্ত সিস্টেমের যোগ্যতা পরীক্ষার ফল জানায় না। “এখনই পাওয়া যাচ্ছে” ASE-এর সমাধান সম্পর্কে তাদের বক্তব্য; ঘোষণাটি প্রমাণ করে না যে নির্দিষ্ট অ্যাক্সেলারেটরের জন্য নির্দিষ্ট মডিউল অর্ডার করা যায়।

ASE নাম, কোম্পানি ও ইমেইল চাওয়া একটি ফর্মের মাধ্যমে PowerSiP প্রযুক্তিগত বিবরণ দেয়। ওই নথি বা সরাসরি প্রকৌশল স্পেসিফিকেশন ছাড়া পাওয়ার বা প্যাকেজ দল প্রকাশ্য পৃষ্ঠা থেকে ৫০% তুলনাটি পুনরুৎপাদন করতে পারবে না। স্থাপত্য পর্যালোচনার কার্যকর পরবর্তী পদক্ষেপ হলো পরীক্ষার শর্ত ও মডিউল-স্তরের স্পেসিফিকেশন চাওয়া, তারপর একই লোড ও তাপীয় সীমায় সম্ভাব্য উল্লম্ব নকশার সঙ্গে দলের নিজস্ব আড়াআড়ি বিন্যাসের তুলনা করা।

পরিকল্পিত GlobalFoundries ও TSMC সিলিকন ইন্টারপোজার সরবরাহ নিয়ে BIG CHANGE-এর প্রতিবেদন AI চিপ প্যাকেজিংয়ের অন্য অংশ—ইন্টারপোজার তৈরির সক্ষমতা—নিয়ে, এই বিদ্যুৎ সরবরাহের পথ নিয়ে নয়।

সূত্র ও আরও পড়ুন

  • ASE: PowerSiP সম্প্রসারণের ঘোষণা — ১৩ অক্টোবর ২০২৬। প্রাপ্যতার বক্তব্য, আড়াআড়ি ও উল্লম্ব পথের বিবরণ, উপাদানের টুলবক্স এবং পরজীবী রাউটিং ক্ষতি নিয়ে উদ্ধৃত দাবির প্রাথমিক সূত্র। এতে পরীক্ষাপদ্ধতি বা সিস্টেম-স্তরের শক্তি ব্যবহারের মাপ প্রকাশিত হয়নি।
  • ASE: PowerSiP পণ্য-পৃষ্ঠা — বর্তমান পৃষ্ঠা, ১৫ অক্টোবর ২০২৬-এ দেখা। প্রসেসরের নিচে অবস্থান ও প্যাকেজিং বিকল্প বর্ণনা করে। প্রযুক্তিগত বিবরণের জন্য নাম, কোম্পানি ও ইমেইল চাওয়া ফর্ম রয়েছে; প্রকাশ্য পৃষ্ঠায় দাম বা সম্পূর্ণ মডিউলের স্পেসিফিকেশন নেই।