Entradilla: ASE afirma que su plataforma PowerSiP ampliada permite colocar módulos reguladores de tensión bajo procesadores de IA. La reducción del 50% o más que reivindica se refiere a pérdidas parásitas del trazado eléctrico, sin método público de prueba ni medición a nivel de sistema.

ASE anunció el 13 de octubre de 2026 una ampliación de su plataforma PowerSiP. La empresa la describe como un conjunto de herramientas de ensamblaje 3D de sistema en paquete para módulos reguladores de tensión (VRM) que pueden situarse directamente bajo un procesador de IA. Según ASE, la solución ya está disponible. El diseño traslada la última etapa de regulación de tensión de una disposición horizontal en la placa a una ruta vertical más corta hacia el chip.

El gran cambio

  • Qué ha cambiado: ASE ha ampliado las opciones de encapsulado para colocar la última etapa de regulación de tensión bajo un procesador de IA. Esa disposición acorta la ruta entre la placa y el chip descrita en sus materiales públicos; no especifica un diseño completo de VRM para cada procesador.
  • Por qué importa: Los diseñadores de servidores de IA deben suministrar corrientes elevadas en el espacio limitado alrededor del procesador. Una ruta más corta ofrece a los ingenieros de alimentación y encapsulado otra arquitectura que evaluar cuando las pérdidas del trazado y el grosor de la bandeja limitan el diseño. La reducción de pérdidas que reivindica ASE se refiere a esa ruta; el material público no mide el efecto en un servidor completo.
  • Qué conviene observar: La decisión de compra depende de una comparación de pruebas publicada, especificaciones eléctricas y mecánicas, requisitos de integración y precio. El comunicado y la página de producto públicos de ASE no proporcionan esos datos, y su nota técnica exige rellenar un formulario de contacto.

La ruta de corriente que ASE quiere acortar

En la disposición lateral descrita en el anuncio de ASE, la corriente sale del regulador de tensión, recorre la placa de circuito impreso y después atraviesa los sustratos e interconexiones del encapsulado hasta llegar al procesador. ASE afirma que los sistemas en chip de IA de alto rendimiento pueden alcanzar picos superiores a 1.000 amperios con menos de un voltio. A esa escala, sostiene, las pérdidas de la ruta adquieren importancia.

La disposición vertical de PowerSiP coloca el módulo regulador de tensión en la cara posterior de la placa, justo debajo del procesador. Así, la ruta de alta corriente entre el regulador y el chip es más corta. ASE lo presenta como una forma de integrar VRM delgados y densos en bandejas de computación y reducir las pérdidas asociadas al trazado. Su página de producto PowerSiP describe también esa ubicación bajo el procesador y la dirección de suministro entre la placa y el chip. Ninguna de las dos fuentes públicas ofrece un plano de la placa con dimensiones ni una receta de integración específica para un procesador.

El comunicado enumera bloques de construcción, no un VRM terminado con nombre propio. Una opción intercala condensadores conectados por ambas caras entre sustratos sin núcleo. Otra emplea módulos de matrices de condensadores sin sustrato ni soldadura, con terminales expuestos para integrarlos en un sustrato embebido o una PCB. ASE también enumera pines de cobre con una relación de aspecto de 4:1, que según la empresa reducen la impedancia del encapsulado, además de integración densa de componentes activos y pasivos mediante moldeo por una o ambas caras. Son opciones de ensamblaje descritas por la compañía; el material público no indica qué combinación forma el módulo de un cliente concreto.

Qué mide la cifra del 50%

ASE afirma que acortar la ruta de transmisión de alta corriente puede reducir las pérdidas parásitas del trazado en un 50% o más. Son pérdidas de la ruta eléctrica entre el regulador y el procesador. La frase no cuantifica la energía de un procesador, servidor o centro de datos. El comunicado y la página de producto no publican un protocolo de prueba, un diseño de comparación, condiciones de funcionamiento ni detalles del denominador suficientes para recalcular la afirmación. BIG CHANGE no ha probado el hardware ni verificado el resultado de forma independiente.

ASE vincula la afirmación sobre las pérdidas del trazado con una mayor eficiencia del sistema, pero sus materiales públicos no cuantifican el cambio resultante en la eficiencia del VRM, la potencia del procesador, la energía del servidor ni el consumo eléctrico de las instalaciones. Los compradores necesitarían mediciones de su propio diseño de alimentación antes de atribuir un beneficio a nivel de sistema a esta arquitectura.

Qué puede evaluar hoy un comprador

Las dos páginas públicas de ASE establecen la ubicación prevista del regulador, las opciones de encapsulado nombradas y el alcance de la afirmación del proveedor sobre las pérdidas. No identifican un SKU o una versión de producto concretos, una implantación en un cliente, compatibilidad con procesadores, valores eléctricos de un módulo terminado, precio ni resultados de cualificación para un sistema determinado. “Disponible ahora” es una afirmación de ASE sobre su solución; el comunicado no demuestra que pueda pedirse un módulo especificado para un acelerador concreto.

ASE ofrece una nota técnica de PowerSiP mediante un formulario que solicita nombre, empresa y correo electrónico. Sin ese documento o especificaciones directas de ingeniería, un equipo de alimentación o encapsulado no puede reproducir la comparación del 50% a partir de las páginas públicas. El siguiente paso útil en una revisión de arquitectura es solicitar las condiciones de prueba y las especificaciones del módulo, y comparar después un posible diseño vertical con la disposición lateral del equipo bajo la misma carga y las mismas limitaciones térmicas.

El informe de BIG CHANGE sobre el suministro previsto de interposers de silicio de GlobalFoundries y TSMC aborda otra parte del encapsulado de chips de IA: la capacidad de fabricación de un interposer, no esta ruta de suministro eléctrico.

Fuentes y lecturas adicionales

  • ASE: anuncio de ampliación de PowerSiP — 13 de octubre de 2026. Fuente primaria de la disponibilidad anunciada, las descripciones de las rutas lateral y vertical, el conjunto de componentes y la afirmación atribuida sobre las pérdidas parásitas del trazado. No publica el método de prueba ni un resultado medido de energía a nivel de sistema.
  • ASE: página del producto PowerSiP — Página actual, consultada el 15 de octubre de 2026. Describe la ubicación bajo el procesador y las opciones de encapsulado. La nota técnica se solicita mediante un formulario que pide nombre, empresa y correo electrónico; la página pública no ofrece precios ni especificaciones de un módulo terminado.