Pinalawak ng ASE ang PowerSiP para sa paghahatid ng kuryente sa ilalim ng mga AI processor

Pambungad: Ayon sa ASE, pinalawak ng platform nitong PowerSiP ang mga opsiyon upang mailagay ng mga designer ang mga voltage-regulator module sa ilalim ng mga AI processor. Tumutukoy ang inaangkin nitong pagbawas na 50% o higit pa sa parasitic routing loss; walang pampublikong paraan ng pagsubok o sukat sa antas ng sistema.

Inanunsyo ng ASE noong Oktubre 13, 2026 ang pagpapalawak ng platform nitong PowerSiP. Inilalarawan ito ng kumpanya bilang toolbox para sa 3D system-in-package assembly ng mga voltage-regulator module (VRM) na maaaring ilagay mismo sa ilalim ng isang AI processor. Ayon sa ASE, magagamit na ngayon ang solusyon. Inililipat ng disenyo ang huling yugto ng regulasyon ng boltahe mula sa pahalang na ayos sa board tungo sa mas maikling patayong ruta papasok sa chip.

Ang malaking pagbabago

• Ano ang nagbago: Pinalawak ng ASE ang mga opsiyon sa packaging upang mailagay ang huling yugto ng regulasyon ng boltahe sa ilalim ng isang AI processor. Pinaikli ng ayos na iyon ang rutang board-to-chip na inilalarawan sa mga pampublikong materyal nito; hindi ito nagbibigay ng kumpletong disenyo ng VRM para sa bawat processor.
• Bakit ito mahalaga: Kailangang maghatid ang mga designer ng AI server ng mataas na kuryente sa limitadong espasyo sa paligid ng processor. Nagbibigay ang mas maikling ruta sa mga engineer ng power at packaging ng isa pang arkitekturang susuriin kapag nililimitahan ng routing loss at kapal ng tray ang disenyo. Ang inaangkin ng ASE na pagbawas ng loss ay para sa rutang iyon; hindi sinukat sa pampublikong materyal ang epekto sa isang buong server.
• Ano ang dapat bantayan: Nakabatay ang pasya ng mamimili sa inilabas na paghahambing ng pagsubok, mga espesipikasyong elektrikal at mekanikal, mga kinakailangan sa integration at presyo. Hindi ibinibigay ng pampublikong anunsiyo at product page ng ASE ang mga detalyeng iyon, at kailangang mag-fill out ng contact form para makuha ang technical brief nito.

Ang kasalukuyang rutang gustong paikliin ng ASE

Sa pahalang na ayos na inilalarawan sa anunsiyo ng ASE, lumalabas ang kuryente sa voltage regulator, dumaraan sa printed circuit board, at saka sa mga substrate at interconnect ng package bago makarating sa processor. Ayon sa ASE, maaaring lumampas sa 1,000 ampere ang peak current ng mga high-performance AI system-on-chip sa boltahe na mas mababa sa isang volt. Sa ganitong antas, sabi ng kumpanya, nagiging mahalaga ang loss sa ruta.

Inilalagay ng patayong ayos ng PowerSiP ang voltage-regulation module sa likod ng board, direkta sa ilalim ng processor. Mas maikli ang rutang may mataas na kuryente mula sa regulasyon hanggang sa chip. Ipinapakita ito ng ASE bilang paraan upang magkasya ang manipis at siksik na VRM sa mga compute tray habang binabawasan ang loss mula sa routing path. Ang product page ng PowerSiP ay naglalarawan din ng pagkakalagay sa ilalim ng processor at direksiyon ng paghahatid mula board papunta sa chip. Walang drawing ng board na may sukat o recipe ng integration para sa isang partikular na processor sa alinman sa mga pampublikong source.

Mga building block, hindi isang pinangalanang tapos na VRM, ang inililista ng anunsiyo. Isang opsiyon ang paglalagay ng magkakaugnay na capacitor sa magkabilang panig sa pagitan ng mga coreless substrate. Gumagamit naman ang isa ng mga capacitor-array module na walang substrate at solder, na may nakalantad na terminal para maisama sa embedded substrate o PCB. Inililista rin ng ASE ang mga copper pin na may 4:1 high-aspect ratio, na ayon dito ay nagpapababa sa impedance ng package, at ang siksik na integration ng active at passive component gamit ang single- o double-sided molding. Mga opsiyon ito sa assembly ayon sa kumpanya; hindi sinasabi ng pampublikong materyal kung aling kombinasyon ang bumubuo sa module ng isang partikular na customer.

Ano ang sinusukat ng 50% na bilang

Ayon sa ASE, maaaring mabawasan ng pagpapaikli sa high-current transmission path ang parasitic routing loss nang 50% o higit pa. Mga loss ito sa electrical route sa pagitan ng regulator at processor. Hindi tinutukoy ng pahayag ang sukat ng enerhiya ng processor, server o data center. Walang inilalabas na pampublikong test protocol, disenyong paghahambingan, kondisyon ng pagpapatakbo o detalyeng sapat para muling kalkulahin ang claim. Hindi sinubukan ng BIG CHANGE ang hardware at hindi nito independiyenteng napatunayan ang resulta.

Iniuugnay ng ASE ang claim tungkol sa routing loss sa mas mahusay na efficiency ng sistema, ngunit hindi sinusukat ng pampublikong materyal nito ang magiging pagbabago sa efficiency ng VRM, power ng processor, enerhiya ng server o konsumo ng kuryente ng pasilidad. Kailangan ng mga mamimili ng mga sukat sa sarili nilang disenyo ng power delivery bago magtakda ng benepisyo sa antas ng sistema para sa arkitektura.

Ano ang masusuri ng mamimili ngayon

Itinatakda ng dalawang pampublikong pahina ng ASE ang nilalayong lokasyon ng regulator, ang mga pinangalanang opsiyon sa packaging at saklaw ng claim ng vendor tungkol sa loss. Hindi tinutukoy ng mga ito ang partikular na SKU o bersiyon ng produkto, deployment sa customer, compatibility sa processor, electrical rating ng tapos na module, presyo o resulta ng qualification para sa isang pinangalanang sistema. Pahayag ng ASE tungkol sa solusyon nito ang “magagamit na ngayon”; hindi pinatutunayan ng anunsiyo na maaaring umorder ng tinukoy na module para sa isang partikular na accelerator.

Nag-aalok ang ASE ng technical brief tungkol sa PowerSiP sa pamamagitan ng form na humihingi ng pangalan, kumpanya at email. Kung wala ang dokumentong iyon o direktang engineering specification, hindi mare-reproduce ng power o package team ang paghahambing na 50% mula sa mga pampublikong pahina. Ang kapaki-pakinabang na susunod na hakbang sa architecture review ay hilingin ang mga kondisyon ng pagsubok at espesipikasyon ng module, saka ihambing ang posibleng patayong disenyo sa sariling pahalang na layout ng team sa ilalim ng parehong load at thermal constraint.

Ulat ng BIG CHANGE tungkol sa planong supply ng silicon interposer ng GlobalFoundries at TSMC ay tumatalakay sa ibang bahagi ng AI chip packaging: kapasidad ng paggawa ng interposer, hindi ang rutang ito ng paghahatid ng kuryente.

Mga source at karagdagang babasahin

• ASE: Anunsiyo ng pagpapalawak ng PowerSiP — Oktubre 13, 2026. Pangunahing source para sa pahayag tungkol sa availability, mga paglalarawan ng pahalang at patayong ruta, component toolbox at iniuugnay na claim tungkol sa parasitic routing loss. Hindi inilalathala ang paraan ng pagsubok o sinukat na resulta sa antas ng sistema.
• ASE: Product page ng PowerSiP — Kasalukuyang pahina, sinuri noong Oktubre 15, 2026. Inilalarawan ang pagkakalagay sa ilalim ng processor at mga opsiyon sa package. Iniaalok ang technical brief sa pamamagitan ng form na humihingi ng pangalan, kumpanya at email; walang presyo o espesipikasyon ng tapos na module sa pampublikong pahina.